文／周小仨
摘要：随着电子科技的高速发展，传统的电子技术逐渐被电子线路设计自动化所取代，以FPGA/CPLD为硬件，以verilog语言为软件的EDA技术应用越来越广泛，本文旨在以一个具体的数码时钟设计为例，将以硬件描述语言来设计特定芯片的流程呈现给大家。
关键词：verilog；数码时钟；动态扫描；EDA
引言
何谓verilog？VerilogHDL硬件描述语言的应用是业界最为广泛的。Verilog语言可用来设计各种层次的数字电路，还可以进行数字系统的综合，验证仿真调试和时序逻辑分析等。Verilog语言适合各个层次的描述及设计，如算法级，寄存器级，逻辑级，门级和版图级等。Verilog语言进行设计的优点与工艺性无关。硬件工程师设计系统，验证逻辑阶段可较少考虑工艺实现的具体细节，只要根据系统需求加以各种约束条件，就可设计出满足需要的电路[1]。Verilog语言是为了制作各层级的逻辑电路，从而用来描述ASICs和FPGA的设计。Verilog的设计者可以用C编程语言的语法作为基础，使得从业者比较容易掌握。目前专用集成电路（ASIC）的从业人员，都需要掌握verilog语言，在芯片设计领域，有超过90%的公司是用verilog语言进行芯片设计和开发。从业人员使用电脑对verilog仿真和综合，可以高效的设计出数字系统及产品。[2]
1、Verilog时钟设计原理